隨著大數(shù)據(jù)、人工智能、機(jī)器學(xué)習(xí)、邊緣計(jì)算等應(yīng)用領(lǐng)域快速發(fā)展，F(xiàn)PGA市場規(guī)模在不斷顯著增長的同時(shí)，亦面臨著市場對現(xiàn)場可編程邏輯陣列（FPGA）在性能等方面提出更高的要求，F(xiàn)PGA企業(yè)亦不斷推陳出新以應(yīng)對新挑戰(zhàn)。
5月21日，F(xiàn)PGA芯片及IP企業(yè)Achronix正式發(fā)布其全新FPGA系列產(chǎn)品——Speedster7t，以滿足人工智能/機(jī)器學(xué)習(xí)（AI/ML）和高帶寬數(shù)據(jù)加速應(yīng)用日益增長的需求，Achronix公司總裁兼首席執(zhí)行官Robert Blake、亞太區(qū)總經(jīng)理羅煒亮等亦現(xiàn)身深圳介紹其新產(chǎn)品。
Achronix公司總裁兼首席執(zhí)行官Robert Blake
全新“FPGA+”——Speedster7t
資料顯示，Achronix成立于2004年，總部位于美國，是一家提供FPGA解決方案和支持性設(shè)計(jì)工具的企業(yè)，不僅提供獨(dú)立FPGA芯片，還提供Speedcore嵌入式FPGA（eFPGA）IP。
發(fā)布會上，Robert Blake介紹稱，Achronix的Speedster7t FPGA基于一個(gè)全新的架構(gòu)，兼?zhèn)銯PGA的靈活性與ASIC的性能，顯著優(yōu)于傳統(tǒng)的FPGA解決方案，因此Achronix亦將這一全新的芯片品類稱之為“FPGA+”。?
Speedster7t主要面向人工智能/機(jī)器學(xué)習(xí)（AI/ML）和高帶寬數(shù)據(jù)加速應(yīng)用領(lǐng)域，并針對這些領(lǐng)域進(jìn)行了優(yōu)化。
Robert Blake指出，隨著AI/ML等應(yīng)用市場的日益發(fā)展，AI算法不斷演進(jìn)、數(shù)值精度選擇更加多樣，高帶寬數(shù)據(jù)加速對架構(gòu)提出了具備高效計(jì)算力、高效大帶寬的數(shù)據(jù)運(yùn)送能力以及高效豐富的存儲緩存能力等要求，需要提供一個(gè)最高能效比的廣適應(yīng)平臺，Speedster7t則可滿足。
Achronix Speedster7t FPGA基于臺積電的7nm FinFET工藝，高帶寬GDDR6接口，400G以太網(wǎng)和PCI Express Gen5端口，所有單元都相互連接以提供AISC級帶寬，并保留FPGA的完全可編程性。據(jù)Robert Blake介紹，Speedster7t擁有一個(gè)全新二維片上網(wǎng)絡(luò)（2D NoC）和一個(gè)高密度全新機(jī)器學(xué)習(xí)處理器（MLP）模塊陣列。
MLP高度優(yōu)化計(jì)算性能
在Robert Blake看來，全新的機(jī)器學(xué)習(xí)處理器（MLP）是Speedster7t最為核心并區(qū)別于他FPGA產(chǎn)品的地方。
據(jù)其介紹，Speedster7t的MLP是高度可配置的計(jì)算密集型的單元模塊，具有32個(gè)乘法器/累加器（MAC），支持4~24位的整數(shù)格式和各種浮點(diǎn)模式，包括對Tensorflow的16位格式的本機(jī)支持以及高效的塊浮點(diǎn)格式，可顯著提高性能。
MLP與嵌入式存儲器模塊緊密相鄰，通過消除傳統(tǒng)設(shè)計(jì)中與FPGA布線相關(guān)的延遲，確保機(jī)器學(xué)習(xí)算法能夠以750 MHz的最高性能運(yùn)行。這種高密度計(jì)算和高性能數(shù)據(jù)傳輸?shù)慕Y(jié)合使得處理器結(jié)構(gòu)能夠提供基于FPGA的最高可用于計(jì)算能力以每秒萬億次運(yùn)算數(shù)量為單位（TOps，tera-operations）。
Robert Blake指出，隨著AI/ML的算法不斷更新變化，傳統(tǒng)FPGA采用的DSP架構(gòu)已不適合用來進(jìn)行AI/ML的運(yùn)算，存在效率低、性能受限等現(xiàn)象，Speedster7t全新的MLP架構(gòu)可實(shí)現(xiàn)速度更快、功耗更低、功率更高。
NOC實(shí)現(xiàn)高效數(shù)據(jù)移動
Speedster7t另一個(gè)創(chuàng)新性在于其包含一個(gè)高帶寬二維片上網(wǎng)絡(luò)（NOC），以實(shí)現(xiàn)高帶寬加速應(yīng)用所需的更快數(shù)據(jù)傳輸速率，設(shè)計(jì)更簡單、成本和功耗更低。
Robert Blake介紹稱，Speedster7t NOC縱橫跨越FPGA邏輯陣列，連接所有FPGA的高速數(shù)據(jù)和存儲器接口，作用類似于在FPGA可編程邏輯結(jié)構(gòu)上運(yùn)行的高速公路網(wǎng)絡(luò)，可實(shí)現(xiàn)高效的數(shù)據(jù)移動。在他看來，Speedster7t NOC相較于其他企業(yè)的同類產(chǎn)品在速度上可能要快10倍。
Speedster7t NOC支持片上處理引擎間所需的高帶寬通信，其中每一行或每一列都可作為兩個(gè)256位實(shí)現(xiàn)，單向的、行業(yè)標(biāo)準(zhǔn)的AXI通道，工作頻率為2Ghz，同時(shí)可為每個(gè)方向提供512Gbps的數(shù)據(jù)流量。
Speedster NOC極大簡化了高速數(shù)據(jù)移動，確保數(shù)據(jù)流可輕松定向到整個(gè)FPGA結(jié)構(gòu)中的任何自定義處理引擎，不需使用任何FPGA內(nèi)部資源。NOC還消除了傳統(tǒng)FPGA使用可編程路由和邏輯查找表資源在整個(gè)FPGA中移動數(shù)據(jù)流中出現(xiàn)的擁塞和性能瓶頸，不僅可提高總帶寬容量，還能在降低功耗的同時(shí)提高有效LUT容量。
高帶寬、高防護(hù)
Robert Blake表示，除了MLP、NOC兩大創(chuàng)新外，Speedster7t FPGA在帶寬、安全防護(hù)等方面也表現(xiàn)出色。
據(jù)其介紹，Speedster7t FPGA是當(dāng)前唯一支持GDDR6存儲器的FPGA，GDDR6是目前具有最高帶寬的外部存儲器件，每個(gè)GDDR6存儲控制器能支持512Gbps的帶寬。Speedster7t FPGA器件中含多達(dá)8個(gè)GDDR6控制器，可支持4 Tbps的GDDR6累加帶寬，并以很小的成本可提供與基于HBM的FPGA等效存儲帶寬。
Robert Blake表示，相較于基于HBM的FPGA，采用GDDR6的FPGA方案成本更低、更靈活。
此外，Speedster7t FPGA還有高性能的接口端口支持極高帶寬的數(shù)據(jù)流。Speedster7t FPGA器件擁有72個(gè)高性能SerDes，速度可達(dá)1~112 GBps，并帶有前向糾錯(cuò)（FEC）的硬件400G以太網(wǎng)MAC，支持4x100G和8x50G的配置，每個(gè)控制器有8或16個(gè)通道的硬件PCI Express Gen5控制器。
在安全防護(hù)方面，Speedster7t FPGA可用比特流安全保護(hù)功能應(yīng)對第三方攻擊，多層防御以可保護(hù)比特流的保密性和完整性。密鑰基于防篡改物理不可克隆技術(shù)（PUF）進(jìn)行加密，比特流由256位的AES-GCM加密算法進(jìn)行加密和驗(yàn)證。
為防止來自旁側(cè)信道的攻擊，比特流被分段，每個(gè)數(shù)據(jù)段使用單獨(dú)到處的密鑰，且解密硬件采用差分功率分析（DPA）計(jì)數(shù)器措施。此外，2084位RSA公鑰認(rèn)證協(xié)議被用來激活解密和認(rèn)證硬件。
今年Q4提供開發(fā)板
作為FPGA芯片及FPGA IP企業(yè)，Achronix在Speedcore eFPGA IP中采用了與Speedster 7t FPGA中使用同一種技術(shù)，可支持從Speedster7t FPGA到ASIC的無縫轉(zhuǎn)換。
對ASIC的轉(zhuǎn)換而言，固定功能可被固化到ASIC結(jié)構(gòu)中，從而減小芯片面積、成本和功耗。
當(dāng)使用Speedcor eFPGA IP將Speedster7t FPGA轉(zhuǎn)換為ASIC，客戶有望節(jié)省50%的功耗，并降低90%的成本。
供貨方面，Speedster7t FPGA器件的大小范圍為從363K至2.6M的6輸入查找表（LUT），現(xiàn)已可提供支持所有Achronix產(chǎn)品的ACE設(shè)計(jì)工具，可支持包括Speedcore eFPGA和Speedchip FPGA多晶粒封裝芯片（Chipset）。
Robert Blake透露，第一批用于評估的器件和開發(fā)板將于2019年第四季度提供。