近日，三星電子發(fā)布其3nm工藝技術(shù)路線圖，與臺(tái)積電再次在3nm節(jié)點(diǎn)上展開競(jìng)爭(zhēng)。3nm以下工藝一直被公認(rèn)為是摩爾定律最終失效的節(jié)點(diǎn)，隨著晶體管的縮小將會(huì)遇到物理上的極限考驗(yàn)。而臺(tái)積電與三星電子相繼宣布推進(jìn)3nm工藝則意味著半導(dǎo)體工藝的物理極限即將受到挑戰(zhàn)。未來，半導(dǎo)體技術(shù)的演進(jìn)路徑將受到關(guān)注。
三星計(jì)劃2021年量產(chǎn)3nmGAA工藝
三星電子在近日舉辦的“2019三星代工論壇”（Samsung Foundry Forum 2019）上，發(fā)布新一代3nm閘極全環(huán)（GAA，Gate-All-Around）工藝。外界預(yù)計(jì)三星將于2021年量產(chǎn)3nm GAA工藝。
根據(jù)Tomshardware網(wǎng)站報(bào)道，三星晶圓代工業(yè)務(wù)市場(chǎng)副總Ryan Sanghyun Lee表示，三星從2002年以來一直在開發(fā)GAA技術(shù)，通過使用納米片設(shè)備制造出了MBCFET（Multi-Bridge-Channel FET，多橋-通道場(chǎng)效應(yīng)管），該技術(shù)可以顯著增強(qiáng)晶體管性能，從而實(shí)現(xiàn)3nm工藝的制造。
如果將3nm工藝和新近量產(chǎn)的7nmFinFET相比，芯片面積能減少45％左右，同時(shí)減少耗電量50％，并將性能提高35％。當(dāng)天的活動(dòng)中，三星電子將3nm工程設(shè)計(jì)套件發(fā)送給半導(dǎo)體設(shè)計(jì)企業(yè)，并共享人工智能、5G移動(dòng)通信、無(wú)人駕駛、物聯(lián)網(wǎng)等創(chuàng)新應(yīng)用的核心半導(dǎo)體技術(shù)。
相關(guān)資料顯示，目前14/16nm及以下的工藝多數(shù)采用立體結(jié)構(gòu)，就是鰭式場(chǎng)效晶體管（FinFET），此結(jié)構(gòu)的晶體管內(nèi)部通道是豎起來而被閘極包圍的，因?yàn)樾螤钕耵~類的鰭而得名，如此一來閘極偏壓便能有效調(diào)控通道電位，因而改良開關(guān)特性。但是FinFET在經(jīng)歷了14/16nm、7/10nm這兩個(gè)工藝世代后，不斷拉高的深寬比（aspect ratio），讓前道工藝已逼近物理極限，再繼續(xù)微縮的話，電性能的提升和晶體管結(jié)構(gòu)上都將遇到許多問題。
因此學(xué)術(shù)界很早就提出5nm以下的工藝需要走“環(huán)繞式閘極”的結(jié)構(gòu)，也就是FinFET中已經(jīng)被閘極三面環(huán)繞的通道，在GAA中將是被閘極四面包圍，預(yù)期這一結(jié)構(gòu)將達(dá)到更好的供電與開關(guān)特性。只要靜電控制能力增加，閘極的長(zhǎng)度微縮就能持續(xù)進(jìn)行，摩爾定律重新獲得延續(xù)。
此次，三星電子3nm制程將使用GAA技術(shù)，并推出MBCFET，目的是確保3nm的實(shí)現(xiàn)。不過，三星電子也表示，3nm工藝閘極立體結(jié)構(gòu)的實(shí)現(xiàn)還需要Pattern顯影、蒸鍍、蝕刻等一系列工程技術(shù)的革新，并且為了減少寄生電容還要導(dǎo)入替代銅的鈷、釕等新材料，因此還需要一段時(shí)間。
臺(tái)積電、三星競(jìng)爭(zhēng)尖端工藝制高點(diǎn)
臺(tái)積電也在積極推進(jìn)3nm工藝。2018年臺(tái)積電便宣布計(jì)劃投入6000億新臺(tái)幣興建3nm工廠，希望在2020年動(dòng)工，最快于2022年年底開始量產(chǎn)。日前有消息稱，臺(tái)積電3nm制程技術(shù)已進(jìn)入實(shí)驗(yàn)階段，在GAA技術(shù)上已有新突破。4月18日，在第一季度財(cái)報(bào)法說會(huì)中，臺(tái)積電指出其3nm技術(shù)已經(jīng)進(jìn)入全面開發(fā)階段。
在ICCAD2018上，臺(tái)積電副總經(jīng)理陳平強(qiáng)調(diào)，從1987年開始的3μm工藝到如今的7nm工藝，邏輯器件的微縮技術(shù)并沒有到達(dá)極致，還將繼續(xù)延伸。他還透露，臺(tái)積電最新的5nm技術(shù)研發(fā)順利，明年將會(huì)進(jìn)入市場(chǎng)，而更高級(jí)別的3nm技術(shù)研發(fā)正在繼續(xù)。
實(shí)際上，臺(tái)積電和三星電子兩大公司一直在先進(jìn)工藝上展開競(jìng)爭(zhēng)。去年，臺(tái)積電量產(chǎn)了7nm工藝，今年則計(jì)劃量產(chǎn)采用EUV光刻工藝的第二代7nm工藝（N7+），2020年將轉(zhuǎn)向5nm。有消息稱，臺(tái)積電已經(jīng)開始在其Fab 18工廠上進(jìn)行風(fēng)險(xiǎn)試產(chǎn)，2020年第二季度正式商業(yè)化量產(chǎn)。
三星電子去年也公布了技術(shù)路線圖，而且比臺(tái)積電更加激進(jìn)。三星電子打算直接進(jìn)入EUV光刻時(shí)代，去年計(jì)劃量產(chǎn)了7nm EUV工藝，之后還有5nm工藝。3nm則是兩大公司在這場(chǎng)工藝競(jìng)逐中的最新賽程。而就以上消息來看，三星將早于臺(tái)積電一年推出3nm工藝。然而最終的贏家是誰(shuí)現(xiàn)在還不能確定。
摩爾定律終結(jié)之日將會(huì)到來？
雖然臺(tái)積電與三星電子已經(jīng)開始討論3nm的技術(shù)開發(fā)與生產(chǎn)，但是3nm之后的硅基半導(dǎo)體工藝路線圖，無(wú)論臺(tái)積電、三星電子，還是英特爾公司都沒有提及。這是因?yàn)榧呻娐芳庸ぞ€寬達(dá)到3nm之后，將進(jìn)入介觀（Mesoscopic）物理學(xué)的范疇。資料顯示，介觀尺度的材料，一方面含有一定量粒子，無(wú)法僅僅用薛定諤方程求解；另一方面，其粒子數(shù)又沒有多到可以忽略統(tǒng)計(jì)漲落（Statistical Floctuation）的程度。這就使集成電路技術(shù)的進(jìn)一步發(fā)展遇到很多物理障礙。此外，漏電流加大所導(dǎo)致的功耗問題也難以解決。
那么，3nm以下真的會(huì)成為物理極限，摩爾定律將就此終結(jié)嗎？實(shí)際上，之前半導(dǎo)體行業(yè)發(fā)展的幾十年當(dāng)中，業(yè)界已經(jīng)多次遇到所謂的工藝極限問題，但是這些技術(shù)頸瓶一次次被人們打破。
近日，有消息稱，IMEC和光刻機(jī)霸主ASML計(jì)劃成立一座聯(lián)合研究實(shí)驗(yàn)室，共同探索在后3nm節(jié)點(diǎn)的nm級(jí)元件制造藍(lán)圖。雙方合作將分為兩個(gè)階段：第一階段是開發(fā)并加速極紫外光（EUV）技術(shù)導(dǎo)入量產(chǎn)，包括最新的EUV設(shè)備準(zhǔn)備就緒；第二階段將共同探索下一代高數(shù)值孔徑（NA）的EUV技術(shù)潛力，以便能夠制造出更小型的nm級(jí)元件，推動(dòng)3nm以后的半導(dǎo)體微縮制程。
然而，衡量摩爾定律發(fā)展的因素，從來就不只是技術(shù)這一個(gè)方面，經(jīng)濟(jì)因素始終也是公司必須考量的重點(diǎn)。從3nm制程的開發(fā)費(fèi)用來看，至少耗資40億至50億美元，4萬(wàn)片晶圓的晶圓廠月成本將達(dá)150億至200億美元。如前所述，臺(tái)積電計(jì)劃投入3nm的資金即達(dá)6000億新臺(tái)幣，約合190億美元。此外，設(shè)計(jì)成本也是一個(gè)問題。研究機(jī)構(gòu)分析稱，28nm芯片的平均設(shè)計(jì)費(fèi)用為5130美元，而采用FinFET技術(shù)的7nm芯片設(shè)計(jì)費(fèi)用為2.978億美元，3nm芯片工程的設(shè)計(jì)費(fèi)用將高達(dá)4億至15億美元。設(shè)計(jì)復(fù)雜度相對(duì)較高的GPU等芯片設(shè)計(jì)費(fèi)用最高。半導(dǎo)體芯片的設(shè)計(jì)費(fèi)用包含IP、Architecture、檢查、物理驗(yàn)證、軟件、試產(chǎn)品制作等。因此，業(yè)內(nèi)一直有聲音質(zhì)疑，真的可以在3nm甚至是2nm找到符合成本效益的商業(yè)模式嗎？
